ọdịnaya zoo
1 XILINX 63234 NDỤMỤ FPGA Nkesa
2 Okwu mmalite
3 Ihe mkpali File Nkọwa
4 Akwụkwọ / akụrụngwa
4.1 Ntụaka

XILINX-akara ngosi

XILINX 63234 NDỤMỤ FPGA Nkesa

XILINX-63234- Ọgwụgwụ-FPGA-ngwaahịa nkesa

Ihe ndetu dị mkpa: A na-enye PDF nke a na-ebudata ndekọ azịza iji kwalite ojiji na ịgụ ya. Ọ dị mkpa ịmara na Ndekọ Azịza bụ WebỌdịnaya dabere na-emelite kwa mgbe ka ozi ọhụrụ na-adị. A na-echetara gị ileta Nkwado nka na ụzụ Xilinx Websaịtị na review (Xilinx Azịza 63234) maka ụdị azịza a kachasị ọhụrụ.

Okwu mmalite

N'ihi otu esi ahazi ebe nchekwa DDR2 na DDR3 yana ezubere njikwa usoro MIG 7, arụmọrụ anaghị adị mfe. Ọ chọrọ nghọta dị iche iche Jedec Timing parameters na njikwa Architecture, na ị ga-mkpa na-eme simulations iji nweta atụmatụ. Ụkpụrụ izugbe maka ikpebi arụmọrụ bụ otu, mana akwụkwọ a na-enye ụzọ dị mfe iji nweta arụmọrụ site na iji MIG ex.ample imewe site n'enyemaka nke bench ule na mkpali files mmasị ebe a.

Bandwidth dị Irè
Ụgbọ ala data DRAM na-enweta nso nso bandwidth kacha elu naanị n'oge a na-agụ na ide ihe, isi ya na-ebelata ọnụego data dị irè.

XILINX-63234-END-FPGA-Onye nkesa-fig-36

Ole na ole examples nke n'elu bụ

  • Ị nweta ahịrị ndị dị n'otu ụlọ akụ (nweta adreesị ọ bụghị n'otu ahịrị ibe akwụkwọ)
  • dee oge mgbake ka ị gbanwee site na ide gaa na ịnweta ọgụgụ
  • oge ntụgharị ụgbọ ala iji gbanwee site na ịgụ ka ọ bụrụ ohere ide

okirikiri elekere na-ebufe data

  • Ịrụ ọrụ (%) = ———————————————-

Mgbakọta okirikiri elekere
Bandwit dị irè = Bandwit kacha elu * arụmọrụ

MIG Design Ọgbọ

  • Rụtụ aka na UG586 Isi nke 1 maka nkọwa nzọụkwụ site na nzọụkwụ na MIG IP na example imewe ọgbọ.
  • Tupu ịme simulation arụmọrụ MIG 7, mee ihe ndị a ka ị hụ na gburugburu ịme anwansị gị dị mma.
  • Mepee MIG example chepụta na map ndị kwesịrị ekwesị ọba akwụkwọ, na-agba ọsọ simulation, na hụ na ị nwere ike ịhụ ozi "ule gafere" na transcript.
  • Iji gosi na ọ na-asọ asọ, ewepụtala m MIG IP maka xc7vx690tffg1761-2 wee kpọkuo exampimewe.
  • Ihe abụọ ekwesịrị ịdeba ama bụ ibe n'ibe ebe nchekwa na nhọrọ nke adreesị ebe nchekwa.
  • Maka exampLe, ahọpụtara m MT41J128M8XX-125 n'okpuru nhọrọ ndọda akụkụ ebe nchekwa.XILINX-63234-END-FPGA-Onye nkesa-fig- (1)

Maka akụkụ ebe nchekwa ahọpụtara site na eserese-1, ahịrị = 14, kọlụm = 10 na ụlọ akụ = 3, yabụ app_addr_width = ahịrị + kọlụm + akụ + ọkwa = 28

XILINX-63234-END-FPGA-Onye nkesa-fig- (2)

Ị nwere ike ịhọrọ BANK_ROW_COLUMN ma ọ bụ ROW BANK_COLUMN.
Ahapụla m kọlụm BANK ROW, nke bụ maapụ adreesị ndabara.

Example imewe Simulation na synthesizable ule bench

  • N'okpuru ntọala Simulation, họrọ QuestaSim/ModelSim Simulator wee chọgharịa gaa na ebe ọba akwụkwọ achịkọtara.
  • Maka nkọwa gbasara nrụtụ aka na ngwaọrụ ndị ọzọ wụnye ụzọ, na-ahọpụta simulator lekwasịrị anya, na ịchịkọta na nkewa ọba akwụkwọ, ị nwere ike zoo aka na (UG900) Vivado Design Suite User Guide Logic Simulation.XILINX-63234-END-FPGA-Onye nkesa-fig- (3)

Megharịa GUI (pịa Run Simulation Tab na njikwa ọrụ) wee hụ na ị na-ahụ ozi "ule gafere" na transcript.

Mgbanwe nke Simulation RTL

  1. Pịa aka nri taabụ isi mmalite, họrọ “tinye ma ọ bụ mepụta isi mmalite ịme anwansị”, chọgharịa na mig7_perfsim_traffic_generator.sv file wee pịa rụchaa ka ịgbakwunye ya.
  2. Pịa aka nri taabụ isi mmalite, họrọ “tinye ma ọ bụ mepụta isi mmalite ịme anwansị”, chọgharịa na perfsim_stimulus.txt, wee pịa rụchaa tinye ya.
  3. Kwupụta onye bụbuample_top instantiation na sim_tb_top.v file.
  4. Tinye ahịrị RTL dị n'okpuru na sim_tb_top,vXILINX-63234-END-FPGA-Onye nkesa-fig- (4)XILINX-63234-END-FPGA-Onye nkesa-fig- (5)XILINX-63234-END-FPGA-Onye nkesa-fig- (6)XILINX-63234-END-FPGA-Onye nkesa-fig- (7)XILINX-63234-END-FPGA-Onye nkesa-fig- (8)
  5. Megharịa APP_ADDR_WIDTH, APP_DATA_WIDTH, RANK_WIDTH, H, na BANK_WIDTH dịka akụkụ ebe nchekwa gị siri dị. Enwere ike nweta uru site na _mig.v file.
  6. Aha nzizi nke edo edo edochara anya mig_7series_0_mig nwere ike ịdịgasị iche dabere na aha akụrụngwa gị n'oge imepụta IP.n, Chọpụta ma ọ bụrụ na ị họrọla aha dị iche wee gbanwee ya otu a.XILINX-63234-END-FPGA-Onye nkesa-fig- (9)
  7. Ozugbo emepụtara IP, mepee _mig.v file ma gafee lelee mgbanwe ọ bụla na aha akara LHS wee mezie ha.
  8. app_sr_req, app_ref_req, na app_zq_req kwesịrị ibido ka ọ bụrụ 0.
  9. Dị ka example_top.v ka ekwuputara na nke ọhụrụ files na-agbakwunyere, eleghị anya ị ga-ahụ "?" n'akụkụ mig_7series_0_mig.v file n'okpuru isi mmalite ịme anwansị.
  10. Iji map nke ziri ezi file, pịa aka nri mig_7series_0_mig.v, họrọ "Tinye isi mmalite", chọgharịa na /mig_7usoro_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl wee tinye mig_7series_0_mig_sim.v file.
  11. Ọ bụrụ na ị na-ahụ "?" maka n'okpuru files, tinye RTL niile files na clocking, njikwa, ip_top, phy, na UI nchekwa.XILINX-63234-END-FPGA-Onye nkesa-fig- (10)
  12. Ozugbo emere mgbanwe RTL yana ihe niile achọrọ files na-agbakwunyere na isi mmalite ịme anwansị gị, ndị isi kwesịrị ịdị ka foto 5.
  13. Nke fileA na-agbakwụnye ihe ndị e mere ka ọ pụta ìhè na ọbara ọbara, yana "?" A na-atụ anya na modul metụtara ECC dịka nhazi ebe nchekwa ahọpụtara nwere nhọrọ ECC nwere nkwarụ.

Ihe mkpali File Nkọwa

Ụkpụrụ mkpali ọ bụla bụ 48 ibe n'ibe, na usoro a kọwara na Figure 6-1 ruo 6-4.

XILINX-63234-END-FPGA-Onye nkesa-fig- (11)

Idozi adreesị (adreesị [35:0])
Edere adreesị ahụ n'ime ihe mkpali dị ka eserese 7-1 ruo na eserese 7-6. Ekwesịrị itinye mpaghara adreesị niile n'ụdị hexadecimal.

Oghere adreesị niile bụ obosara nke nwere ike kewaa site na anọ iji tinye n'ụdị hexadecimal. Oche ule na-eziga naanị ibe n'ibe adreesi achọrọ na njikwa ebe nchekwa. Maka example, na nhazi ụlọ akụ asatọ, ọ bụ naanị bank Bits [2:0] ka a na-ezigara na Controller ebe nchekwa, na-eleghara ihe ndị fọdụrụnụ anya. A na-enye gị ntakịrị ntakịrị maka mpaghara adreesị ka ị tinye adreesị ahụ n'ụdị hexadecimal. Ị ga-akwadorịrị na uru ọ banyere dabara na obosara nke nhazi enyere.

XILINX-63234-END-FPGA-Onye nkesa-fig- (12)

  • Adreesị kọlụm (kọlụm[11:0]) - A na-enye adreesị kọlụm n'ime ihe mkpali ka ọ dịkarịa ala 12 bits, mana ịkwesịrị ilebara nke a dabere na oke obosara kọlụm edobere na nhazi gị.
  • Adreesị ahịrị ( Ahịrị[15: 0]) - A na-enye adreesị ahịrị n'ime ihe mkpali ka ọ kacha nke 16 bit, mana ịkwesịrị ịza ya.
  • Nke a dabere na oke obosara ahịrị edobere na imewe gị.
  • Adreesị ụlọ akụ (Bank[3: 0]) - A na-enye adreesị ụlọ akụ dị na mkpali ahụ ka ọ dịkarịa ala nkeji anọ, mana ịkwesịrị ilebara nke a dabere na oke obosara ụlọ akụ edobere na imewe gị.
  • Adreesị ọkwa (ọkwa[3:0]) - A na-enye adreesị ọkwa n'ime ihe mkpali ahụ ka ọ dịkarịa ala nkeji anọ, mana ịkwesịrị ilebara nke a dabere na oke obosara ọkwa nke edobere na imewe gị.
  • A na-agbakọta adreesị ahụ dabere na oke ọkwa MEM_ADDR_ORDER dị elu wee ziga ya na interface onye ọrụ.

Tinyegharịa iwu (Iwu kwugharịa [7:0])

  • Ọnụ ọgụgụ nkwughachi iwu bụ ọnụọgụ ugboro ugboro ka akwadoro iwu nke otu ya na Interface Onye ọrụ. A na-agbakwunye adreesị maka nkwugharị ọ bụla site na 8. Ọnụ nkwughachi kachasị bụ 128.
  • Oche ule anaghị elele ókèala kọlụm, ọ na-agbakwa gburugburu ma ọ bụrụ na agafere oke kọlụm kachasị n'oge mmụba.
  • Iwu 128 mejupụtara ibe ahụ. Maka adreesị kọlụm ọ bụla na-abụghị 0, nkwughachi nke 128 ga-ejedebe.
  • Oke kọlụm gbakọtara na mmalite nke adreesị kọlụm.

Iji ụgbọ ala

A na-agbakọ ojiji ụgbọ ala na Interface Onye ọrụ, na-ewere mkpokọta ọnụọgụgụ wee dee n'uche, a na-eji nhata ndị a:

XILINX-63234-END-FPGA-Onye nkesa-fig- (13)

  • BL8 na-ewe okirikiri elekere ebe nchekwa anọ
  • Ọgwụgwụ_of_stimulus bụ oge emere iwu niile.
  • calib_done bụ oge a ga-eme mmezi.

Example Ụkpụrụ
Ndị a bụ examples dabere na MEM_ADDR_ORDER atọrọ na BANK_ROW_COLUMN.

Ụkpụrụ Ọgụgụ Otu
00_0_2_000F_00A_1 - Usoro a bụ otu ọgụgụ sitere na kọlụm 10, ahịrị 15, na ụlọ akụ nke abụọ.

XILINX-63234-END-FPGA-Onye nkesa-fig- (14)

Ụkpụrụ Ode Otu Otu
00_0_1_0040_010_0 - Usoro a bụ otu ederede na kọlụm nke 32, ahịrị 128, na ụlọ akụ nke mbụ.

XILINX-63234-END-FPGA-Onye nkesa-fig- (15)

Naanị dee ma gụọ n'otu adreesị

  • 00_0_2_000F_00A_0 - Usoro a bụ otu ederede na kọlụm 10, ahịrị 15 na ụlọ akụ nke abụọ.
  • 00_0_2_000F_00A_1 - Usoro a bụ otu ọgụgụ sitere na kọlụm 10, ahịrị 15, na ụlọ akụ nke abụọXILINX-63234-END-FPGA-Onye nkesa-fig- (16)

Otu adreesị na-ede ma na-agụ ọtụtụ

  • 0A_0_0_0010_000_0 - Nke a kwekọrọ na 10 dere na adreesị malite na 0 ruo 80, nke enwere ike ịhụ na kọlụm.XILINX-63234-END-FPGA-Onye nkesa-fig- (17)
  • 0A_0_0_0010_000_1 - Nke a kwekọrọ na 10 na-agụ na adreesị malite na 0 ruo 8,0, nke enwere ike ịhụ na kọlụm.XILINX-63a234-END-FPGA-Onye nkesa-fig- (18)

Kechie ibe n'oge a na-ede
0A_0_2_000F_3F8_0 - Nke a kwekọrọ na 10 na-ede na adreesị kọlụm ọbọp na mmalite nke ibe mgbe otu ederede gasịrị.

XILINX-63234-END-FPGA-Onye nkesa-fig- (19)

Na-eme ka ndị na-emepụta ihe na-arụ ọrụ okporo ụzọ
N'oge a, ịmechara MIG example imewe ịme anwansị. Nke a na-egosi na ntọlitela ịme anwansị gị adịla njikere, ịmeela mmụgharị RTL arụmọrụ, usoro ịme anwansị ọhụrụ ahụ ziri ezi, ma ị ghọtala usoro mkpali. Jiri 16 dee ma gụọ na perfsim_stimulus.txt ọzọ.

XILINX-63234-END-FPGA-Onye nkesa-fig- (20)

  • Na-agba ọsọ niile, chere ruo mgbe init_calib_complete mgbaàmà na-siri ike, na ị ga-enwe ike ịhụ tụrụ aro ọnụ ọgụgụ nke na-ede na-agụ. Simulation ahụ ga-akwụsị.XILINX-63234-END-FPGA-Onye nkesa-fig- (21)
  • Mgbe a kpaliri gị ka ị kwụsị ịme anwansị ahụ, họrọ Mba wee gaa na mpio transcript, ebe ị ga-enwe ike ịhụ ọnụ ọgụgụ arụmọrụ.XILINX-63234-END-FPGA-Onye nkesa-fig- (22)
  • Ọ bụrụ na ị họrọ "kwụsị ịme anwansị," a ga-edere ọnụ ọgụgụ arụmọrụ na a file aha ya bụ mig_band_width_output.txt dị na sim_1/behave nchekwa.
  • Exampụzọ ndekọ aha: - /mig_7series_0_example_perf_sim\mig_7series_0_example.sim/sim_1/behavXILINX-63234-END-FPGA-Onye nkesa-fig- (23)

Ị nwere ike ịnọ na-eche ihe kpatara pasentị ahụtage nke iji bọs bụ naanị 29. Tinyegharịa simulation ahụ n'otu ntọala IP ahụ, mana naanị ịgbanwe ihe mkpali ahụ. file ruo 256 na-ede na 256 na-agụ

  • ff_0_0_0000_000_0
  • ff_0_0_0000_000_1

Ị ga-ahụ pasentịtage dị ka 85, nke pụtara na DDR3 na-enye mma ụgbọ ala itinye n'ọrụ maka ogologo usoro nke na-ede na-agụ gbawara.

XILINX-63234-END-FPGA-Onye nkesa-fig- (25)

Ụzọ izugbe iji melite arụmọrụ
Enwere ike kewaa ihe ndị na-emetụta arụmọrụ na ngalaba abụọ:

  1. Specific ebe nchekwaXILINX-63234-END-FPGA-Onye nkesa-fig- (26)
  2. Specific njikwa

Ọnụ ọgụgụ 9 na-enye gị ohereview nke okwu ndị bụ ebe nchekwa kpọmkwem.
N'adịghị ka SRAMs na Block Memories, DDR2 ma ọ bụ DDR3 arụmọrụ abụghị naanị ọnụ ọgụgụ data kacha.

Ọ dabere n'ọtụtụ ihe oge, gụnyere:

  • tRCD: Oge igbu oge n'ahịrị (ma ọ bụ ras ka igbu oge).
  • tCAS(CL): Latency strobe adreesị kọlụm.
  • tRP: n'ahịrị precharge igbu oge.
  • tRAS: Oge nọ n'ahịrị (gbalite ka ịgbanwee).
  • tRC: Oge okirikiri ahịrị. tRC = tRAS + tRP
  • tRAC: Nnweta random igbu oge. tRAC = tRCD + tCAS
  • tCWLCASs na-ede latency.
  • tZQ: oge ​​nhazi ZQ.
  • tRFC: Oge okirikiri ume ọhụrụ
  • tWTR: Dee igbu oge ka ị gụọ. Dee azụmahịa ikpeazụ ka ị gụọ oge iwu.
  • tWR: Dee oge mgbake. Dee azụmahịa ikpeazụ na oge ịkwụ ụgwọ
  • Oge usoro ihe niile edepụtara na-adabere n'ụdị ebe nchekwa ejiri yana ọkwa ọsọ nke akụkụ ebe nchekwa.
  • Enwere ike ịchọta nkọwa ndị ọzọ na nkọwapụta na nkọwa oge n'ụkpụrụ DDR2 na DDR3 JEDEC ma ọ bụ akwụkwọ data ngwaọrụ ebe nchekwa ọ bụla.

Ịrụ ọrụ dabere na ka esi enweta ebe nchekwa. Usoro adreesị dị iche iche na-enye nsonaazụ arụmọrụ dị iche iche.

Oge ebe nchekwa gafere

  1. Oge ịgbalite na oge ịkwụ ụgwọ mgbe ị na-agbanwe gaa na ụlọ akụ / ahịrị ọhụrụ ma ọ bụ na-agbanwe ahịrị n'ime otu ụlọ akụ.- Ya mere, ị na-ebelata mgbanwe mgbanwe, nke nwere ike wepu tRCD na tRP.
  2. Zipụ na-aga n'ihu dee ma ọ bụ gụọ iwu - Ijikwa oge tCCD.
  3. Wedata mgbanwe mgbanwe ederede ka-agụ na ịgụ-ka-dere - Dee oge mgbake ka ị gbanwee ịgụ ohere, yana oge ntụgharị ụgbọ ala iji gbanwee site na ịgụ ka ọ dee.
  4. Tọọ oge ume ọhụrụ kwesịrị ekwesị.
    • a. DDR3 SDRAM chọrọ okirikiri ume ọhụrụ na nkezi nkeji oge nke tREFI.
    • b. Enwere ike ịnye iwu ume ọhụrụ 8 kacha karịa ("wetara"). Nke a anaghị ebelata ọnụọgụ ume ọhụrụ, mana oge kacha n'etiti iwu ume ọhụrụ abụọ gbara ya gburugburu bụ naanị 9 × tREFI.XILINX-63234-END-FPGA-Onye nkesa-fig- (27)
  5. Jiri ụlọ akụ niile rụọ ọrụ - Usoro okwu kwesịrị ekwesị ka mma.
    • a. Ahịrị-Bank-kọlụm: Maka azụmahịa na-eme na oghere adreesị usoro, isi na-emepe otu ahịrị na-akpaghị aka na ụlọ akụ na-esote nke ngwaọrụ DRAM ka ọ gaa n'ihu na azụmahịa ahụ mgbe njedebe nke ahịrị dị adị ruru. Ọ dabara nke ọma na ngwa chọrọ mgbawa nnukwu ngwugwu data na ebe adreesị usoro.
    • b. Kọlụm Bank-Row-Column: Mgbe ị na-agafe oke ahịrị, a ga-emechi ahịrị dị ugbu a, a ga-emeghe ahịrị ọzọ n'ime otu ụlọ akụ. MSB bụ adreesị ụlọ akụ enwere ike iji gbanwee site na ụlọ akụ dị iche iche. Ọ dabara maka mkpụmkpụ, azụmahịa ndị ọzọ na-enweghị usoro na otu ngọngọ nke ebe nchekwa ruo oge ụfọdụ, wee wụba na ngọngọ ọzọ (ụlọ akụ)
  6. Ogologo gbawara
    • a. BL 8 na-akwado maka DDR3 onthe 7 usoro. BC4 nwere obere arụmọrụ dị ala, nke na-erughị 50%. Nke a bụ n'ihi na oge ogbugbu nke BC4 bụ otu BL8. A na-ekpuchi data ahụ naanị n'ime akụrụngwa ahụ.
    • b. N'ọnọdụ ebe ị na-achọghị ide n'uju, ma nkpuchi data ma ọ bụ dee-mgbe-agụ nwere ike tụlee.
  7. Tọọ oge ZQ kwesịrị ekwesị (naanị DDR3)
    Onye njikwa na-eziga ma ZQ Short (ZQCS) na ZQ Long (ZQCL) iwu calibration.
    • a. Soro DDR3 JEDEC Standard
    • b. A tụlere calibration ZQ na ngalaba 5.5 nke JEDEC Spec JESD79-3 DDR3 SDRAM Standard.
    • c. ZQ Calibration na-ahazi On-Die Termination (ODT) n'oge ọ bụla iji kọwaa ọdịiche dị n'ofe VT.
    • d. Logic dị na bank_common.v/vhd
    • e. Parameter Tzqcs na-ekpebi ọnụego ezigara ZQ Calibration iwu na ebe nchekwa
    • f. Ọ ga-ekwe omume gbanyụọ counter wee jiri aka zipu site na iji app_zq_req, ọ dị ka iji aka na-eziga ume ọhụrụ. Rụtụ aka na (Xilinx Azịza 47924) maka nkọwa.XILINX-63234-END-FPGA-Onye nkesa-fig- (28)

Ọnụ ego njikwa

  1. Ọgụgụ oge - rụtụ aka na (Azịza Xilinx 43344) maka nkọwa.
    • a. Agbanwela oge ịgụ ihe.
    • b. Mafere agụ oge n'oge a na-ede wee wepụta ọnụọgụgụ ndị a gụfuru tupu agụọ nke ọma
  2. Ịhazigharị - rụtụ aka na (Xilinx Azịza 34392) maka nkọwa. Maka atụmatụ onye ọrụ na AXI Interface, ọ ka mma ịme nke a.
    • a. Nhazigharị bụ mgbagha na-ele anya n'ihu ọtụtụ iwu wee gbanwee iwu onye ọrụ iji mee ka iwu ndị na-abụghị ebe nchekwa ghara ịdị na bandwit ziri ezi. Arụmọrụ ahụ metụtakwara ụkpụrụ okporo ụzọ n'ezie.
    • b. Dabere na ụkpụrụ adreesị, nhazigharị na-enyere aka ịwụpụ precharge na ịgbalite iwu ma mee ka tRCD na tRP were bandwidth data ahụ.XILINX-63234-END-FPGA-Onye nkesa-fig- (29)
  3. Gbalịa ịbawanye ọnụ ọgụgụ nke Machines Bank.
    • a. Ọtụtụ n'ime mgbagha onye njikwa na-ebi na igwe ụlọ akụ, na ha na-edekọrịta na ụlọ akụ DRAM
    • b. Igwe akụ enyere na-ejikwa otu ụlọ akụ DRAM n'oge ọ bụla.
    • c. Ọrụ igwe ụlọ akụ dị ike, yabụ na ọ dịghị mkpa ịnwe igwe ụlọ akụ maka ụlọ akụ anụ ahụ ọ bụla.
    • d. Enwere ike ịhazi igwe ụlọ akụ, mana ọ bụ azụmaahịa n'etiti mpaghara na arụmọrụ.
    • e. Ọnụọgụ nke igwe ụlọ akụ enwere ike sitere na 2-8.
    • f. Site na ndabara, a na-ahazi igwe ụlọ akụ 4 site na paramita RTL.
    • g. Iji gbanwee igwe ụlọ akụ, tụlee oke nBANK_MACHS = 8 dị na memc_ui_top

Example maka igwe ụlọ akụ 8 - nBANK_MACHS = 8
Ị mara ugbu a ihe ndị na-emetụta arụmọrụ. Tụlee ngwa dị elu nke na-enye gị 512 data bytes kwa ngwugwu,t, ma ịchọrọ ịchekwa ha na ebe nchekwa dị iche iche. Dị ka 512 data bytes hà nhata 64 DDR3 data gbawara, megharịa example imewe na ihe mkpali file nwere 512 na-ede, 512 na-agụ, na ntụgharị ahịrị maka 64 ọ bụla na-ede ma ọ bụ na-agụ:

XILINX-63234-ENXILINX-63234-END-FPGA-Onye nkesa-fig- (29)D-FPGA-Onye nkesa-fig- (30)

Na njedebe nke ịme anwansị ahụ, ị ​​ga-ahụ na ojiji ụgbọ ala dị na pasent 77.

XILINX-63234-END-FPGA-Onye nkesa-fig- (31)
Ọgụgụ 11: Statistics Performance maka 512 na-ede na 512 na-agụ - Ngbanwe ahịrị maka 64 na-ede ma ọ bụ gụọ.

Ị nwere ike itinye ihe ọmụma m mụtara na ngalaba mbụ iji melite arụmọrụ. Iji jiri ụlọ akụ niile kama ịgbanwe ahịrị ahịrị, gbanwee ụkpụrụ adreesị iji gbanwee ụlọ akụ dịka egosiri n'okpuru. Nke a dabara na ịtọ ROW_BANK_Column na ntọala maapụ ebe nchekwa na MIG GUI.

XILINX-63234-END-FPGA-Onye nkesa-fig- (32)

Na njedebe nke ịme anwansị, ị ga-ahụ na mbụ 77 Pasent Utiility Bus ugbu a bụ 87!

XILINX-63234-END-FPGA-Onye nkesa-fig- (33)
Ọ bụrụ na ị ka na-achọ ịrụ ọrụ dị elu, ị nwere ike ịga maka nnukwu ngwungwu 1024 ma ọ bụ 2048 bytes, ma ọ bụ tụlee ume ọhụrụ akwụkwọ ntuziaka.
Mara: Xilinx anaghị akwado ịgafe njikwa ume ọhụrụ, ebe anyị ejighị n'aka ma ị ga-enwe ike izute oge ume ọhụrụ JEDEC, nke na-emetụta ntụkwasị obi data. Site na onye njikwa ị nwere ike ịgbanwe NBANNBANk_MACH ka ịhụ nkwalite arụmọrụ. Agbanyeghị, nke a nwere ike imetụta oge imewe gị, Biko rụtụ aka na (Xilinx Azịza 36505) maka nkọwa na nBANk_MACH.

XILINX-63234-END-FPGA-Onye nkesa-fig- (33)

Mepee core_name_mig_sim.v file wee gbanwee paramita nBANK_MACHS site na 4 ruo 8 wee megharịa simulation ahụ.
Iji nweta uru paramita ga-arụ ọrụ na ngwaike, ịkwesịrị imelite core_name_mig.v file. Ejikwara m otu ụkpụrụ ahụ ebe anyị nwetara ntinye ụgbọ ala 87% (Ọnụ ọgụgụ 2). Ebe nBANK_MACHS atọrọ ka ọ bụrụ 8, arụmọrụ dị ugbu a 90%.

XILINX-63234-END-FPGA-Onye nkesa-fig- (35)

Ọzọkwa, mara ọkwa na ½ na ¼ njikwa na-emetụta arụmọrụ na-adịghị mma n'ihi latency ha. Maka exampYabụ, ebe ọ bụ na anyị nwere ike izipu iwu naanị okirikiri 4 CK ọ bụla, enwere mgbakwunye mgbakwunye mgbe ụfọdụ mgbe ị na-agbaso nkọwa oge DRAM kacha nta, nke nwere ike ibelata arụmọrụ site na usoro iwu. Gbalịa ndị njikwa dị iche iche ka ịchọta nke dabara na arụmọrụ gị chọrọ. Ntụaka

  1. Zynq-7000 AP SoC na 7 Series FPGAs MIS v2.3 [UG586]
  2. Xilinx MIG Solution Center http://www.xilinx.com/support/answers/34243.html

Akụkọ ngbanwe
13/03/2015 - Ntọhapụ mbụ.

Akwụkwọ / akụrụngwa

XILINX 63234 NDỤMỤ FPGA Nkesa [pdf] Ntuziaka onye ọrụ
63234 NDỤMỤ FPGA Nkesa, 63234, Ọgwụgwụ FPGA Nkesa, FPGA Nkesa

Ntụaka

Hapụ ikwu

Agaghị ebipụta adreesị ozi-e gị. Akara mpaghara achọrọ akara *